用vivado进行仿真，文件添加有错误，按论坛里以前的建议把文件改成了全局变量，但还是显示无法添加。
这个有开源，可以参考看看！
Vivado仿真e203_hbirdv2跑coremark跑分（开源）_全国大学生集成电路创新创业大赛_RISC-V论坛讨论_RISC-V MCU中文社区 (rvmcu.com)
好的，谢谢
这个问题在xilinx官方有回答哦，是14年的链接，可以参考https://support.xilinx.com/s/article/56494?language=en_US。
主要有两种解决方法：
1.不要将 include.v 文件添加到项目源中，即用于综合的项目文件中不要包含 include.v文件，将include.v文件放在相应的目录下，由vivado软件自己读取
2、将 include.v 文件设置为全局包含，并将其file_type设置为“Verilog Header”。
按照方法2设置完后，再 run synthesis，应该就没有error了
