RISC-V MCU中文社区

【分享】 生成RISC-V的FPGA工程

发表于 全国大学生集成电路创新创业大赛 2021-06-12 09:29:40
0
314
0

CICC3922 抛砖引玉

1.可参看 https://github.com/cnrv/fpga-rocket-chip

$ git clone --recursive https://github.com/cnrv/fpga-rocket-chip

$ git submodule update --init --recursive

$ cd fpga-rocket-chip

$ make vivado_source(不改makefile中的内容则是默认配置,即:DefaultConfig)

如果不适用默认配置,则需要进行如下操作:

1. $ cd fpga-rocket-chip 找到该目录下的Makefile

修改roccexampleconfig_v = verilog/RoccExampleConfig.v

$(roccexampleconfig_v) : $(bootrom_img)

cd rocket-chip/vsim && $(MAKE) verilog && cp generated-src/freechips.rocketchip.system.RoccExampleConfig.v ../../verilog/RoccExampleConfig.v

@echo "#################################"

@echo "##### RoccExampleConfig.v built #####"

@echo "#################################"

2. $ cd fpga-rocket-chip/rocket-chip/Makefrag

修改CONFIG ?= RoccExampleConfig(等号右边填写需要进行产生RTL的配置项)

喜欢0
用户评论
关于作者
liekkas

liekkas 未通过人工认证

懒的都不写签名

问答
粉丝
0
关注
0
  • RV-STAR 开发板
  • RISC-V处理器设计系列课程
  • 培养RISC-V大学土壤 共建RISC-V教育生态
RV-STAR 开发板