报名编号：CICC1764
团队名称：两年半IC练习生

1. 连接各个模块
   
   （1）在soc_top层对mig、axi_interconnect、icb2axi、mmcm0模块进行例化，并进行连接。
   
   
   
   axi_interconnect模块有三个时钟，两侧的S00_AXI_ACLK、M00_AXI_ACLK，分别接系统顶层时钟hfextclk、mig产生的用户时钟ui_clk，以此来实现跨时钟域。

（2）例化DDR3模型（仿真的时候需要用，vivado综合时不需要，直接注释掉），并在design source中添加ddr3_model.sv和ddr3_model_parameters.vh文件。

在IP Source中右键点击mig的ip核，然后open ip example design，在新工程文件下会自动生成ddr3模型和相应的文件，在soc_top层中对ddr3模型做例化，并添加相应的文件。


连接总体效果大致如下：