IDE进行FPGA验证问题
我们之前用IDE把软件程序转化的verilog文件加入,然后通过vivado进行仿真都没问题,但是将v文件烧成比特流进入板子,在用IDE run软件程序他就报错了,显示是trap in exception,大家遇到过这个问题吗。
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版块开源蜂鸟E203
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发布2021-06-08 16:17